基于FPGA的数字频率计设计
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- 基于FPGA的数字频率计设计
8位十进制显示数字频率计(带周期测量)
功能要求：
1、 能测量1—99999999Hz的方波信号频率，(能测量10uS—1000mS的周期)[1MHZ/1us--1HZ/1000ms]，并以十进制的方式显示。
2、 具有工作方式转换控制键、开始键、停止键等控制键。
3、 数值显示用LED数码管动态显示。
1、 频率计的工作原理
本文要设计一个8位十进制数字频率计，需要由四种器件来组成，即：测频控制信号发生器(FTCTRL)、有时钟使能的十进制计数器(CNT10)、32位锁存器(REG32B)、除法器模块(division).
因为是8位十进制数字频率计，所以计数器CNT10需用8个，7段显示LED7也需用8个.
频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。
为此，测频控制信号发生器FTCTRL应设置一个控制信号时钟CLKK，一个计数使能信号输出端CNT_EN、一个与CNT_EN输出信号反向的锁存输出信号Load、和清零输出信号RST_CNT。
如CLKK的输入频率为1HZ，则输出信号端CNT_EN输出一个脉宽恰好为1秒的周期信号，可以作为闸门信号用。由它对频率计的每一个计数器的使能端进行同步控制。当CNT_EN高电平时允许计数，低电平时停止计数，并保持所计的数。
在停止计数期间，锁存信号Load 的上跳沿将计数器在前1秒钟的计数值锁存进32位锁存器REG32B，由7段数码管稳定显示。设置锁存器的好处是，显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存信号之后，清零信号RST_CNT对计数器进行清零。为下1秒钟的计数操作作准备。测频控制信号发生器的工作时序如图1示。
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